あいさつ​

こんにちは、Myxogastria0808 (Yuki Osada) です。

この度、my-wilinx-docsのロゴを作成しました。 以下、ロゴの作成過程や、設計図について記します。

はじめに​

Vitis を xsct コマンドで使用する場合に、xilffs をビルドソースに含める方法を説明します。

はじめに​

Vivado のシミュレーターを使用してテストベンチを実行する場合、最低でも数十秒〜数分かかると思います。

Vivado 内蔵の IP モジュールを使用している場合はしょうがないですが、小規模なロジックで正確性もあまり必要ない場合は、サードパーティ製の Verilog 実行環境を用いることで時間を短縮することができます。

またこの様な実行環境は Vivado などの EDA ツールを使用する必要がないため、ディスク容量を圧迫することがありません。

はじめに​

リモートで開発する様になると、手元には評価ボードがあるのに書き込む EDA ツールが研究室や自宅にあるといったケースが発生すると思います。今回は EDA ツールを用いずに出先の環境で FPGA にビットストリームを書き込む方法を説明します。